SDRAM W9712G6KB25I, 128Mbit, 200MHz, Da 1,7 V a 1,9 V, TFBGA 84 Pin DDR2

W9712G6KB è una SDRAM DDR2 a 128M bit e la velocità coinvolge -25, 25I e -3.Architettura della velocità di trasferimento dati doppia: due trasferimenti dati per ciclo di clock Latenza CAS: 3, 4, 5 e 6 Lunghezza del treno dimpulsi: 4 e 8 Valori di dati strobo differenziali bidirezionali (DQS e /DQS ) sono strasmessi / ricevuti con i dati Allineamento Edge con dati di lettura e allineamento centrale con dati di scrittura DLL allinea le transizioni DQ e DQS con clock Ingressi di clock differenziali (CLK e /CLK) Maschere di dati (DM) per la scrittura di dati I comandi immessi su ogni bordo CLK positivo, i dati e la maschera dati sono referenziati a entrambi i bordi di /DQS Posted /CAS programmable additive latency supported to make command and data bus efficiency Latenza di lettura = Latenza Aggiuntiva più Latenza CAS (RL = al + CL) Regolazione dellimpedenza Off-Chip-Driver (OCD) e On-Die-Termination (ODT) per una migliore qualità del segnale Funzionamento automatico di precarica per treni dimpulsi di lettura e scrittura Aggiornamento automatico e modalità di aggiornamento automatico Spegnimento precaricato e spegnimento attivo Scrivi Maschera Dati Latenza di scrittura = Latenza di lettura - 1 (WL = RL - 1) Interfaccia: SSTL_18